1 视频图像数字处理器的构成

采用TMS320DM642的实时视频图像数字处理器，主要功能有：视频采集(视频解码)、高速处理卡(DSP)、数／模转换(视频编码)、视频合成(复合视频、超级视频)。外围电路主要包括CCD高速摄像机、视频解码器、视频编码器、执行机构CPLD和TMS320DM642外部存储器接口(EMIF)连接的SDRAM图像帧存储器、FLASH程序存储器，及其他DSP外围电路(复位、电源连接、JTAG调试端口)等。图1为该处理器的结构图。

2 TMS320DM642芯片简介

TMS320C6000系列DSP芯片是目前最先进、性价比最优的DSP芯片之一。采用TMS320DM642，高性能32位定点DSP，工作主频最高达720 MHz，处理性能可达5 760 MIPS。可实时实现多路数字视频／音频的编码运算。其主要特点包括：具有VelociTI先进VLIW结构内核；片内集成大容量SRAM；16／32／64 b高性能外部存储器接口(EMIF)提供与SDRAM，SB-SRAM和SRAM等同步／异步存储器的直接接口；片内提供多种集成外设(多通道DMA／EDMA控制器、多通道缓冲串口McBSP、多通道音频串口McASP、32 b通用计数器Timer、支持多种复位加载模式Boot)；内置灵活的PLL锁相时钟电路。

3 视频图像处理器外围电路

3.1 视频采集与数／模转换电路

视频采集电路选用的主要芯片为解码器TVP5150，它可以接收2路复合视频信号(CVBS)输入和1路超级视频信号(Y／C)输入。如图2所示。

视频信号输入范围为0.75 Vpp，而外部视频信号输入范围一般为1 Vpp，所以外部视频输入与TVP5150视频输入之间串接18 Ω和56 Ω到地分压电阻网络，使用前一定要将视频信号输入范围调整到1 Vpp。

DM642用通用I／O口GPO[0]控制I2C总线的切换，GP0[0]为“0”时，选通第1和第2通道TVP5150，而GP0[0]为“1”时，则选通第3和第4通道TVP5150。

数／模转换电路芯片为编码器为SAA7121H，DM642的4个VP口已经均被TVP5150所使用，因此，SAA7121H只能与其中的的一TVP5150复用一个VP端口，这里选择VP0A端口。图3所示为视频输入输出接线图。

3.2 执行机构CPLD

CPLD(复杂可编程逻辑器件)，是在传统的PAL、GAL基础上发展而来。凭借半导体工艺技术及CAD工具的发展，如今1片CPLD可以代替几十乃至上百片PAL，GAL，可提供十万门以上的可用门。与FPGA相比，CPLD比较适合计算机总线控制、地址译码、复杂状态机、定时／计数器、存储控制器、DMA控制器、CACHE控制器、图形控制器、数据压缩编码等I／O密集型应用，且具备无需外部配置ROM、时延可预测等特性。目前的CPLD普遍基于E2和FLASH电可擦技术，可实现100次以上擦写循环。考虑到该系统设计方案，选用了型号为CY37064P100的复杂可编程逻辑器件，工作电压为3.3 V。

3.3 外部存储器接口(EMIF)电路

数据存储器采用SDRAM有2个优点：一是速度高，由于同步存储，存取时间可达6～7 ns；二是单片的容量大，有利于减小整个图像处理系统的体积。注意并非所有的SDRAM器件都能够实现与TMS320DM642的无缝接口(glueless interface)。只有那些Precharge(Deactive)管脚对应为A10的SDRAM才能与TMS320DM642的EMIF完全兼容。

其中SDRAM对应DM642上的CE0映射的地址空间，使用2片32位数据总线的同步动态RAM，高32位存储在1片RAM中，低32位存储在另一片RAM中，满足DM642 64位数据总线要求。SDRAM在CE0子空间的具体定位为：0x80000000H～0x81FFFFFFH。

系统的代码固化在FLASH中，FLASH在CE1子空间占据的具体空间定位为：0x90000000H～0x9007FFFFH。DM642只提供20根外部地址总线，所以CE1子空间最大寻址范围为1 M×8 b，SEED-VPM642板上CE1子空间除了分配给FLASH以外，还分配给状态／控制寄存器、UARTA、UARTB等资源使用，其中FLASH只占CE1子空间的前一半的寻址空间，即最大可寻址范围为512 k×8 b，而FLASH的设计容量为4 M×8 b，所以采用分页技术实现对FLASH的访问，即将整个4 M×8 b的FLASH分成8个512 k×8 b的页，而页地址PA21，PA20，PA19则由页地址寄存器提供(页地址寄存器位于CPLD中)。

TMS320DM642有多种上电自举方式，通过复位时AEA[22：21]引脚的状态来选择，有FLASH，HPI或PCI三种自举方式。该电路默认方式为EMIFA通过8 b的FLASH自举。

3.4 其他DSP外围电路

时钟电路为TMS320DM642提供时钟。输入时钟CLKIN为50 MHz，CLKMODE[1：0]上拉或下拉为10，即片内PLL设置为×12，CPU内核频率为600 MHz。而片上外设总线、EDMA传输和L2存储器的工作频率为CPU内核的1／2，即300 MHz；片上定时器工作频率为75 MHz。

TMS320DM642的核(CORE)电压为1.4 V，I／O电压为3.3 V，因为需要2种电源，所以要考虑供电系统的配合问题。在加电过程中，应当保证内核电源先上电，最晚也应该与I／O电源一起加。关闭电源时，先关闭I／O电源，再关闭内核电源。

讲究供电次序的原因在于：如果仅CPU供电，I／O对芯片不会产生损害，只是没有输入、输出能力而已；如果反过来，周边I／O得到供电，而CPU内核没有加电，那么芯片缓冲／驱动部分的晶体管将在一个未知状态下工作，这是非常危险的。

正因为如此，电路中设计了复位电路，它不仅提供系统上电、工作电压异常时的自动复位及人工控制复位，而且也方便调试电路。

TMS320DM642的仿真接口为JTAG形式，能与各种形式的仿真器相连接。JTAG端口为整个系统的仿真调试提供了方便，借助于TI公司的CCS开发环境以及与JTAG端口相连的硬件仿真器C64xx XDS510 Emula-tor，可以实时监控TMS320DM632的内部工作状态。

4视频图像处理过程中图像数据的存放

在由内部数据RAM，片外数据RAM构成的DSP数据系统中，为了获得较快的处理速度，必须注意数据的存放位置。这里，针对视频图像处理算法的性质给出以下原则：

(1)帧内处理算法，处理时所用到的只是当前帧的一部分数据。需要存放的数据量很小，此时待处理以及处理过的视频数据可以同时存放于片上RAM；

(2)帧间处理算法，涉及到的数据量超过2帧以上，则待处理的数据及处理过的数据均存于SDRAM上。片内RAM只存放运算的中间结果；

(3)片上数据的存放应注意地址冲突问题。

5 结  语

该图像处理器方案具有处理速度快、实时性相对较好的特点。使过去因运算量太大而无法实现的算法，在高速DSP系统上就可以实现，并且该系统控制灵活，有HPI(PCI)以及通用异步串行接口，可以方便地与单片机连接。这样，许多系统级的控制工作就可由单片机来完成。目前，TMS320DM642 DSP芯片超强的运算性能正日益受到重视，它的发展前景不可估量.